Виды машинных циклов. Слово состояния процессора. Слово состояния МП КР580ВМ80А. Ввод-вывод в режиме прерывания. Алгоритм обслуживания прерываний, страница 16

Команда EI устанавливает в 1 внутренний триггер прерываний микропроцессора (на выводе INTE МП устанавливается лог. 1) и разрешает работу системы прерываний после выполнения следующей команды. Если теперь какое-либо ВУ выставит запрос на прерывание основной программы на вход INT  микропроцессора, последний, закончив выполнение очередной команды, сбрасывает внутренний триггер прерываний, сохраняет в стеке текущее содержимое счетчика команд (адрес возврата) и переходит к выполнению подпрограммы обслуживания ВУ, выставившего запрос на прерывание. В начале этой подпрограммы, если это необходимо, следует восстановить внутренний триггер прерываний (возможно только программным путем по команде  EI) и сохранить в стеке содержимое рабочих регистров МП. В конце подпрограммы обслуживания прерывания необходимо восстановить содержимое рабочих регистров. Заканчивается эта подпрограмма командой возврата RET.

Команда DI запрещает работу системы прерывания сразу после ее исполнения микропроцессором (на выходе INTE МП устанавливается лог. 0, а сам микропроцессор игнорирует запросы на прерывание). Следовательно, в лог. 0 сигнал INTE  МП может быть переведен и аппаратно (при переходе к обработке подпрограммы прерывания) и программно (по команде DI), а в лог. 1 только программно (по команде  EI).

Команда RST может использоваться при отладке программ (тех фрагментов, где происходит обработка прерываний). Команда HLT переводит МП в режим останова, при котором выводы ША и ШД микропроцессора переводятся в состояние высокого сопротивления, а содержимое счетчика команд и всех регистров не изменяется. Вывести из этого состояния МП можно только запросом на захват шин (после снятия сигнала с входа HOLD микропроцессор снова перейдет в режим "останов"), запросом на прерывание (если прерывания до этого были разрешены) или сигналом СБРОС на входе RESET МП.

1. Подключение устройств памяти к процессорному модулю.7.3. Организация оперативной памяти

В МПУС обычно не требуется ОЗУ очень большой емкости, которая может быть обеспечена при использовании статических ЗУПВ. Используются как БИС ОЗУ с 8 выводами данных, так и с 4 и с 1. Зачастую для обеспечения обработки слов заданной длины (например, четырех-, восьми- или шестнадцатиразрядных) БИС ОЗУ приходится включать параллельно. При таком включении адресные выводы всех микросхем, составляющих один блок памяти, подключаются к одним и тем же разрядам ША, выводы данных всех БИС подключаются к разным разрядам ШД. Таким образом получается, что одна ячейка памяти составлена из запоминающих элементов разных БИС, то есть отдельные разряды (или группы разрядов) одного слова данных хранятся в разных микросхемах памяти. Практика показывает, что при организации ОЗУ небольшой емкости целесообразнее использовать БИС с большей разрядностью выводов данных (схемы памяти при этом получаются проще), а ОЗУ большой емкости удобнее организовывать на БИС с одним выводом для подключения к ШД. Последнее очень просто можно подтвердить на примере. Предположим, что оперативную память МПУС емкостью 4 Кбайт можно организовать с помощью восьми ОЗУ с организацией 512 ´ 8 или с помощью восьми включенных параллельно ОЗУ с организацией 4К ´ 1. И в том и в другом случае каждая ИС содержит по 4096 запоминающих элемента, и в том и в другом случае требуется по восемь БИС. Однако в первом случае каждая микросхема должна иметь по 9 адресных выводов и по 8 выводов данных, то есть всего 17 выводов (выводы для подключения питания и передачи управляющих сигналов не учитываем, так как в обоих случаях их число может быть одинаково). Во втором случае каждая микросхема будет иметь 12 адресных выводов и 1 вывод данных, то есть всего 13 выводов. Следовательно, БИС ОЗУ первого типа будут иметь большие габариты, а схема памяти, построенная на них, будет иметь больше соединительных линий. В данном примере нужно еще отметить, что при использовании БИС первого типа схема памяти должна предусматривать и специальный дешифратор, который должен обеспечить выбор одной из восьми ОЗУ в зависимости от кода, выставленного на ША. При использовании ОЗУ второго типа дешифратор не потребуется. Однако при организации памяти большей емкости специальный дешифратор потребуется и в том, и в другом случае.