Проектирование и моделирование VHDL-описаний интегральных схем

Лабораторная работа №11 

Проектирование  и моделирование VHDL-описаний интегральных схем 

Выполнил: 

студент группы ЭC-31 

Матылицкий И. В. 

Цель работы: Изучить возможности языка VHDL и пакета ActiveHDL  для проектирования заказных БИС.

Выполнение работы

Задание:

1.  Составить VHDL-модель каждого из типов элементов, входящих в схему.

2. Составить VHDL-модель схемы в целом.
3. Составить схему тестирующих воздействий и выполнить моделирование. Получить таблицу истинности устройства.
4. Подготовить графические схемы устройства из библиотеки созданных элементов, а также из библиотеки Built-inSymbols, получить VHDL-коды из графических схем, сравнить полученные коды с кодом своей программы.
5. Конвертировать  VHDL-модель в графическую схему, сравнить результат со схемами.

1. Подготовили VHDL-описания используемых элементов.

--File:BMC_types.vhd

--Содержит описания используемых типов и компонентов

library IEEE;

use IEEE.std_logic_1164.all;

package BMC_types is

               type op_type is (op_and,op_or,op_xor);

               type pin_type is (pin_dir,pin_inv);

               component XX

                              generic(input_num:integer;op:op_type;in_type,out_type:pin_type);

                              port(A:in std_logic_vector(1 to input_num);

                              Y:out std_logic:='0');

               end component;

               component DGND

                              port(Y:out std_logic:='0');

               end component;

               component VCC

                              port(Y:out std_logic:='1');

               end component;

               component N

                              port(A:in std_logic:='0';

                              Y:out std_logic:='0');

               end component;    

               component A2

                              port(A,B:in std_logic;Y:out std_logic);

               end component;

               component A3

                              port(A,B,C:in std_logic;Y:out std_logic);

               end component;

               component A4

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component A6

                              port(A,B,C,D,E,F:in std_logic;Y:out std_logic);

               end component;

               component A8

                              port(A,B,C,D,E,F,G,H:in std_logic;Y:out std_logic);

               end component;

               component EX2

                              port(A,B:in std_logic;Y:out std_logic);

               end component;

               component MX2

                              port(A,B,V:in std_logic;Y:out std_logic);

               end component;

               component NA2

                              port(A,B:in std_logic;Y:out std_logic);

               end component;

               component NA3

                              port(A,B,C:in std_logic;Y:out std_logic);

               end component;

               component NA3O2

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NA4

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NAO2

                              port(A,B,C:in std_logic;Y:out std_logic);

               end component;

               component NAO22

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NAO3

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NAOA2

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NEX2

                              port(A,B:in std_logic;Y:out std_logic);

               end component;

               component NMX2

                              port(A,B,V:in std_logic;Y:out std_logic);

               end component;

               component NMX4

                              port(A,B,C,D,V1,V2:in std_logic;Y:out std_logic);

               end component;

               component NO2

                              port(A,B:in std_logic;Y:out std_logic);

               end component;

               component NO3

                              port(A,B,C:in std_logic;Y:out std_logic);

               end component;

               component NO3A2

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NO4

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NOA2

                              port(A,B,C:in std_logic;Y:out std_logic);

               end component;

               component NOA22

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NOA3

                              port(A,B,C,D:in std_logic;Y:out std_logic);

               end component;

               component NOAO2