Описание МС AD9874, страница 10

7) CLK VCO (Clock Voltage Controlled Oscillator)&Loop Filter и LO VCO&Loop Filter – внешние блоки, обеспечивающие работу блоков LO Synthesizer и Clock Synthesizer соответственно. Электрическая схема CLK VCO&Loop Filter показана на рисунке 2.15.

Рис. 2.15 Электрическая схема CLK VCO&Loop Filter

Элементы выбираются, исходя из формул (2.6) и (2.7). Допустимые значения I_bias могут быть 0.25, 0.35, 0.53 или 0.85 мА.

, (2.6)

, (2.7)

Электрическая схема LO VCO&Loop Filter ничем не отличается от приведенной на рисунке 2.15 за исключением номиналов элементов..

8) Control Logic – управляющая логика. Служит для управления остальными блоками структурной схемы МС AD9874.

9) Voltage Reference – блок формирования опорных напряжений.

10) Formatting/SSI (Synchronous Serial Interface) – блок форматирования результатов работы МС AD9874 / синхронный последовательный интерфейс.

МС AD9874 предоставляет возможность настройки следующих параметров SSI: формата выходных данных, управляющих сигналов и временных интервалов для разных цифровых интерфейсов. SSI может работать в следующих режимах работы:

а) 3-х проводный интерфейс. В этом режиме AD9874 предоставляет принимаемому устройству сигнал синхронизации кадра (FS, Frame Sync), частотный выход часов (CLKOUT, Clock OUT) и последовательный поток данных (DOUTA).

б) 2-х проводный интерфейс. В этом режиме AD9874 предоставляет принимаемому устройству частотный выход часов (CLKOUT, Clock OUT) и последовательный поток данных (DOUTA).

Выход SSI формирует последовательный поток данных, заключенный в кадр, из сигнала, поступающего на вход SSI. В общем случае выходной кадр содержит данные I&Q (по 16 или 24 бита в каждом) и служебную информацию.

Рис. 2.16 Возможные структуры кадра данных SSI

Скорость выходных данных определяется отношением f_CLK/SSIORD. В состав управляющих регистров SSI входят SSICRA, SSICRB, SSIORD. Структура регистров SSICRA и SSICRB приведена в таблице 2.17.

Таблица 2.9 Структура регистров SSICRA и SSICRB

Примечание: положение битов в восьмибитных регистрах SSICRA и SSICRB указано так, что слева находится старший бит, а справа – младший.

SSI может работать в режиме синхронизации с другими устройствами. Временная диаграмма процесса синхронизации представлена на рисунке 2.17

Рис 2.17 Временная диаграмма процесса синхронизации SSI

Общая длина кадра может быть различной при разных настройках SSI. В таблице 2.10 приведены возможные размеры кадра в зависимости от значений параметров DW, EAGC, EFS, AAGC.

Таблица 2.10 Ширина кадра в зависимости от настроек регистров SSICR

DW	EAGC	EFS	AAGS	Число бит на кадр
0	0	0	-	32
	0	1	-	49
	1	0	0	48
	1	0	1	40
	1	1	0	48
	1	1	1	40
1	0	0	-	48
	0	1	-	69
	1	0	0	64
	1	0	1	56
	1	1	0	89
	1	1	1	79