Синтез цифровых схем арифметических устройств (исходные операнды - десятичные числа: Мн = 38,15, Мт = -505,1; алгоритм выполнения операции умножения: Г), страница 3

Мн*Мт₁₀ = - 19264,5.

Результат прямого перемножения операндов дает следующее значение:

Мн₁₀*Мт₁₀ = 38,15 * -505,1 = -19269,565.

Абсолютная погрешность:

D = 19269,565 –19264,5 = 5,065.

Относительная погрешность:

    = 0,0262 %

Эта погрешность является суммарной, накопленной за счет приближенного перевода из 10 с/с в четверичную обоих сомножителей, а также за счет округления полученного результата произведения.

2. Синтез структурной схемы сумматора–умножителя 2-го типа

Данное устройство состоит из семи блоков:

·  регистр множителя — хранит множитель в дополнительном коде (комбинации 11 не исключены);

·  преобразователь множителя (ПМ)— исключает комбинации 11 поступающие из регистра множителя на вход ОЧУС;

·  формирователь дополнительного кода (ФДК) — формирует дополнительный код множимого, при поступлении на один из управляющих входов ФДК единичного сигнала с преобразователя множителя. Например формирование [-Мн]д , если с преобразователя множителя поступила комбинация 01;

·  регистр множимого — хранит множимое;

·  блок схем ОЧУС — предназначен для получения частичных произведений Мн*Мт;

·  блок схем ОЧС — предназначен для суммирования частичного произведения и частичной суммы результата;

·  регистр результата — хранит результат операций вычисления.

Синтезированная схема сумматора-умножителя приведена на рис.2.

Если устройство работает  как сумматор, то оба слагаемых последовательно (за 2 такта) заносятся в регистр множимого, а на на управляющий вход ФДК F₂ и на вход h ОЧУС поступает «1». При поступлении «1» на вход h, ОЧУС не выполняет операцию умножения, а передает без изменения на выход поступившее слагаемое. На выходах ФДК формируется дополнительный код первого операнда с учетом знака.. Первое слагаемое в ОЧС складывается с нулем, записанным в регистре результата. Сумма хранится в регистре результата. Если устройство работает как сумматор, никаких сдвигов содержимого регистров не производится.

Если устройство работает как умножитель, то множимое и множитель помещаются в соответствующие регистры, а на управляющий вход ФДК F₂  и вход h ОЧУС поступает «0». Диада множителя поступает на входы ПМ. ПМ исключает из множителя диады 11, заменив их на триады  101. Выход 2 ПМ переходит в единичное состояние, если текущая диада содержит отрицание (01). Далее этот единичный сигнал поступает на вход F₁ ФДК и на выходах ФДК формируется дополнительный код множимого. На выходах 3,4 ПМ формируются диады преобразованного множителя, которые поступают на входы ОЧУС вместе с диадами множимого. На трех выходах ОЧУС формируется результат умножения диад Мн * Мт + Р (перенос из предыдущего ОЧУС). Максимальной цифрой в диаде преобразованного множителя является двойка, поэтому перенос, формируемый ОЧУС ,может быть только двоичным: 3*2=12.

После ОЧУС частичные произведения складываются между собой в ОЧС (на первом такте идет сложение с нулем). Частичные суммы хранятся в регистре результата.

Содержимое регистров множителя  и множимого после каждого такта умножения сдвигается на 2 двоичных разряда, и в конце умножения регистры обнуляются. По алгоритму «Г» умножение происходит со старших разрядов множителя со сдвигом частичных произведений вправо (сдвиг происходит в регистре множимого). Разрядность регистра результата должна быть на единицу больше, чем разрядность исходных слагаемых (сумма их порядков), чтобы предусмотреть возможность возникновения при суммировании переноса в знаковый разряд. Количество тактов умножения определяется разрядностью множителя Мт.

3. Разработка функциональных схем основных узлов

3.1 Синтез одноразрядного четверичного умножителя–сумматора

3.1.1 Логический синтез одноразрядного четверичного умножителя–сумматора

ОЧУС - это комбинационное устройство, имеющее 6 входов и 3 выхода:

·  2 разряда из регистра МН, преобразованные в ФДК;