В разрабатываемой системе существует несколько точек, где необходимо вычислять модуль комплексного числа. Во-первых, модуль числа рассчитывается в каналах пятиканального фильтра после операции накопления на длительности символа информационной последовательности, во-вторых, при формирования порогового значения в блоке грубой подстройки ПСП. Скорости передачи данных в этих точках различны. В первом случае, после накопления сигнала результат выдается со скоростью в 4*N раз медленнее, чем поступают отсчеты входного сигнала, поскольку с выхода накопителя сигнал снимается один раз за длительность символа. N - Число элементов ПСП в одном символе. Таким образом, в этих точках системы для обработки одного отсчета сигнала при расчете модуля комплексного числа можно использовать не менее 3*4*N тактов тактового сигнала. Поскольку минимальное значение N в системе равно 128, то минимальное количество тактов для расчета модуля в данной точке системы равно 3*4*128=1536, чего более чем достаточно для расчета модуля с с использованием алгоритма CORDIC. В блоке формирования порогового сигнала для грубой подстройки модуль необходимо рассчитывать на каждый отсчет входного сигнала, то есть максимальное количество тактов в этом случае равно трем. Использовать непосредственно алгоритм CORDIC в таком случае не представляется возможным, поэтому его необходимо модифицировать с использованием так называемого pipeline-метода или метода разнесенных последовательных вычислений. Суть этого принципа проиллюстрируем рисунком*. В основе метода лежит последовательное вычисление сложной операции на нескольких блоках. Применительно к алгоритму CORDIC суть метода сводится к тому, что необходимо создать столько блоков, сколько итераций нужно произвести с входными сигналами. Первый блок будет производить вычисления для первой итерации и передавать результаты вычислений на вход второго блока; второй, в свою очередь, на следующем такте обрабатывает данные с выхода первого и передает результаты на вход третьего и так далее. При таком способе организации вычислений каждый блок будет загружен в каждый момент времени и будет выполнять характерную только для этого блока операцию. При таком подходе на выходе вычислителя будет задержка результатов по сравнению с вычислением в одном блоке на n тактов, где n - количество блоков, но при этом на каждый отсчет входного сигнала будет приходится один отсчет выходного, то есть скорость передачи данных не изменится, чего и требовалось добиться.
Вычисление функции арктангенс необходимо выполнять на входе системы ФАПЧ. Скорость обработки здесь должна быть такой же как и скорость поступления входных данных, поэтому и реализация этой функции также построена с применением pipeline-метода.
Схема выбора максимума
На СВМ поступают отсчеты с выходов фильтра со скоростью в 3*4*N раз меньшей, чем скорость на входе системы. Это позволяет реализовать даже сложные и длительные вычисления.
В основе работы СВМ лежит работа с табулированной разностью характеристик соседних по частоте фильтров, а именно: необходимо получить значение частотного сдвига по известной разности характеристик двух соседних фильтров. Таблица записывается в память ПЛИС с помощью mif-файла, в котором по адресам, соответствующим значению разности характеристик, записаны значения частот для соответствующих значений разностей. Таким образом, после расчета разности между максимальными откликами двух соседних каналов, модуль этой разности подается в таблицу в качестве адреса, а с выхода таблицы снимается значение частотного смещения, которое преобразовывается в зависимости от знака полученной ранее разности. Далее рассчитывается полная частота Доплера с учетом той частоты, на которую настроен канал фильтра с максимальным откликом.
Комплексное умножение
В разрабатываемой системе часто используется комплексное умножение следующего вида
.
Такие операции называются операциями «бабочка». Для реализации такой операции в ПЛИС семейства Stratix существуют специальные DSP-блоки, схема которых показана на рисунке*. Такие блоки позволяют выполнить рассматриваемую операцию за три такта тактового сигнала, поэтому для каждой операции комплексного умножения, требуемой в тех точках схемы, где скорость передачи данных равна скорости входного сигнала, будет использован один DSP-блок. В тех же точках, где скорость передачи при выполнении операции умножения ниже, возможно использование одного DSP-блока для нескольких операций комплексного умножения. При этом необходимо разнести эти операции во времени.
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.
