Как моделировать проекты. Стимулирование значений (Value). Входное Моделирование, основанное на формах сигнала, отредактированных пользователем, страница 4

VHDL Испытательный стенд, который Вы создаете, будет трактоваться как один из VHDL файлов в проекте. Вы можете импортировать существующий файл Испытательного стенда или создать новый с самого начала. Active-HDL имеет некоторые VHDL блоки, которые обеспечивают  включение функций Испытательного стенда. Языковый  Помощник обеспечивает некоторые примеры использования моделирования специфичных конструкций VHDL. Для подробной информации относительно текста вашего собственного испытания на Испытательном стенде обратитесь  к соответствующей литературе по VHDL. Некоторые из наиболее используемых литературных источников внесены в список в конце этого документа.

Преимущества Испытательных стендов:

Расширенное стимулирование входов имеет мощные возможности

Не составляющий собственность формат допускает, чтобы Вы управляли тем же самыми моделями на любом VHDL моделирующем устройстве.

Испытательный стенд может обеспечивать входы моделирования и проверять проектные выходы на всех этапах проекта.

Недостатки:

Написание Испытательных стендов - длительный процесс, особенно в течение начальной проверки проекта.

Написание Испытательного стенда требует хорошего знания VHDL

Пример:

— Read cycle for rams with memfiles

IF (MEMFILE)

THEN FOR i IN 0 TO number_of_iterations LOOP a_bus <= conv_std_logic_vector(i, addr_width);

wr_en_pin <= '0'; clock_low(wr_clk_pin); spo_bus_exp := conv_std_logic_vector(

conv_integer(a_bus)MOD(2**bus_width),bus_width); clock_high(wr_clk_pin);

FOR k IN 0 TO bus_width-1 LOOP

IF (spo_bus_exp(k) /= spo_bus_behv(k))

THEN

ASSERT FALSE

EPORT «ERROR: Wrong output while reading mem file.» SEVERITY ERROR; exit; END IF;

END LOOP;

END LOOP;

END IF;

ИМПОРТ ТЕСТОВЫХ ВЕКТОРОВ ИЗ ACTIVE – CAD

Пользователи, которые создали вход моделирования при помощи электрических  цепей в Active – CAD, могут повторно использовать эти испытательные векторы в Active-HDL,  сохранив их в Active – CAD в формате Test Vector ASCII, который включает имена сигнала, стимуляторы (stimulators) и данные формы сигнала. Этот файл может непосредственно загружаться ActiveHDL Просмотрщиком Формы сигнала(Waveform            Viewer). Заметьте, что сценарии моделирования Active – CAD (CMD файлы) не одинаково поддерживаются в Active-HDL моделирующем устройстве.

ВЫВОДЫ

Как продемонстрировано в этом разделе, Active-HDL обеспечивает ряд методологий для стимулирования проектов. Для оптимальных результатов, используйте наиболее соответствующий тип для каждого этапа проекта. В начале цикла проекта Вы можете испытывать трудности при использовании интерактивного стимулятора (stimulators), при попытке быстро создать входы моделирования и просмотреть реакцию проекта немедленно. По мере развития проекта Вы выбираете лучший план испытания, вследствие чего  ваш проект можете испытывать недостаток  стимулов (stimulators) для VHDL испытательного стенда, тогда используя Мастер Испытательного стенда. Вы можете прибавлять к плану испытаний любые, какие Вы  пожелаете дополнительные функции испытания VHDL.. В дальнейшем Вы можете прибавлять некоторые сценарии моделирования, чтобы автоматизировать проверку и вызывать ваш испытательный стенд в пакетном режиме обработки наряду с другими задачами проекта типа синтеза, ввода и сравнения результатов на различных этапах проекта. Для более детальной информации, как создавать стимулируемые входы моделирования, пожалуйста обратитесь к главе “Как Стимулировать Проекты ” и книге “Application Notes ” или сетевой документации по Active-HDL.