Содержание
1. Исходные данные………………………………………………….….…....…2
2. Подготовка к проведению анализа…..…………………….…….……....…..3
4. Анализ целостности сигналов на этапе проектирования топологии печатной платы (посттопологический анализ)……………………………………...10
5. Исследовательская часть……………………………………………………16
1 Исходные данные
Анализ целостности сигналов может быть проведен при получении электрической принципиальной схемы. Для этого нужно создать при помощи уже описанных методов электрическую принципиальную схему, но следует учесть, чтобы все используемые компоненты имелись в списке параметров модели SignalIntegrity.
Для примера используется схема, показанная на рисунке 1.
Рисунок 1 - Рассматриваемая схема-пример
2 Подготовка к анализу
Следует отметить тот факт, что сигналы и цепи анализируются только при наличии источника и приёмника сигнала, то есть при моделировании определённым пользователем источник сигнала виртуально помещается в вершину цепи, помеченную как «Out», а приёмником сигнала (то есть точкой, где измеряются параметры сигнала) является вершина, помеченная как «In». Таким образом, источником сигнала не может быть разъём, конденсатор, резистор, так как его выводы помечены как «Passive». Поэтому анализируемая цепь содержать хотя бы один вывод интегральной микросхемы, помеченный как «Out». Поэтому в системе Altium Designer цепи питания не могут являться источниками или приёмниками помех, а, следовательно, не анализируются.
Первоначально следует определить правила проектирования для всех цепей. Для задания этих правил выполните команду Design→DocumentOptions, после выполнения которой появится окно (рисунок 2). Затем нажмите левую кнопку мыши на вкладке Parameters, добавление правил осуществляется при помощи команды AddasRule→EditRuleValues.
Рисунок 2 - Окно для добавления новых правил проектирования для цепей
После выполнения выше перечисленных команд появится список правил, которые следует добавить в проект (рисунок 3).
Рисунок 3 – Список правил для проектирования
Данные правила означают следующее:
¾ Overshoot – Falling Edge - Определяет максимально допустимый отрицательный выброс (затухающие колебания относительно низкого значения напряжения) на заднем фронте импульса сигнала.
¾ Overshoot – Rising Edge - Определяет максимально допустимый положительный выброс (затухающие колебания относительно высокого значения напряжения) на переднем фронте сигнала.
¾ Undershoot – Falling Edge - Определяет максимально допустимое значение положительного выброса (затухающие колебания относительно низкого значения напряжения) на заднем фронте сигнала.
¾ Undershoot – Rising Edge - Определяет максимально допустимое значение отрицательного выброса (затухающие колебания относительно высокого значения напряжения) на переднем фронте сигнала.
¾ Impedance - Определяет минимально и максимально допустимый импеданс цепи.
¾ Signal Top Value - Определяет минимально допустимое значение напряжения сигнала высокого уровня.
¾ Signal Base Value - Определяет максимально допустимое значение напряжения сигнала низкого уровня.
¾ Flight Time – Rising Edge - Определяет максимально допустимое время задержки переднего фронта сигнала.
¾ Flight Time – Falling Edge - Определяет максимально допустимое время задержки заднего фронта сигнала.
¾ Slope – Rising Edge - Определяет максимально допустимое значение крутизны переднего фронта импульса.
¾ Slope – Falling Edge - Определяет максимально допустимое значение крутизны заднего фронта импульса.
Следует обратить внимание на то, что правила применяются ко всем цепям, не помеченным другими правилами, а также на то, что несоблюдение этих правил может быть выявлено только при запуске пользователем процедуры DRC (Design Rule Check).
Для примера были выбраны, следующие правила с соответствующими значениями:
¾ Overshoot – Falling Edge= 100m
¾ Overshoot – Rising Edge=100m
¾ Undershoot – Falling Edge= 100m
¾ Undershoot – Rising Edge =100m
¾ Signal Top Value=4m
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.
