Практическое задание №6
Реализация приоритетного контроллера последовательной селекции
Задание:спроектировать схему приоритетного контроллера последовательной селекции со следующими временными диаграммами:
Рис. 1. Требуемые временные диаграммы
· Сигналы А0-A7 – запросы на выбор устройства – асинхронные, A0 имеет наибольший, а А7 наименьший приоритеты
· Сигнал B (может появиться в любой момент времени)
· Сигнал С повторяет сигнал B, если E сброшен
· Сигнал D повторяет сигнал B, если E установлен
· Сигнал Е – занято- выставляется ели есть хоть один запрос от устройств и снимется при освобождении последнего устройства (отправки сигнала B). Установлен если находится в L-уровне, сброшен если в H-уровне.
· Сигнал N – номер устройства, которому передается В управление
Описание работы
При появлении запросов, фронты сигналов A0-A7 «взводят» D-триггера (D1-D4) в «1» => запросы сохраняются. Далее эти запросы поступают на входа приоритетного шифратора (D6), в котором выбирается какому устройству будет передано управление (A0 имеет наибольший, а А7 наименьший приоритеты) и на выходе D6 появляются соответствующие сигналы: E -в случае если запросы есть (хотя бы один из входов = «1»), то E устанавливается в «0», иначе E = «1»; N – номер устройства, которому будет передано управление.
С приходом спада В, установившиеся данные сохраняются N и B D-триггером работающим по спаду (D5) устройством (они будут действовать до следующего спада В). Одновременно с этим эти же данные передаются дешифратору (D7), который устроен так, что он выдаст импульс на соответствующий выход (зависит от N),только если на его входе появятся следующие сигналы (E1=1,E2=0,E3=0). Этот импульс будет равен задержке элемента D8 = 9нс, после этого устройство вновь готово принимать запросы от соответствующего устройства.
Сигналы С и D просто повторяют сигнал В в зависимости от сохраненного Е = Е.
Рис. 2. Схема реализации устройства
Об. |
Микросхема |
Функциональное назначение |
tз HL, нс |
tз HL, нс |
f, Мгц |
D1-D4 |
HD74HC74P |
2 D-триггера |
14 |
14 |
71 |
D5 |
HD74HC175P |
4 D-триггера |
12 |
12 |
83 |
D6 |
HD74HC148P |
Шифратор приор. 8-3 |
15 |
15 |
67 |
D7 |
HD74HC238P |
3-разрядный дешифратор |
15 |
15 |
67 |
D8 |
HD74HC00P |
4 элемента 2И-НЕ |
10 |
10 |
100 |
Рис.3. Временные диаграммы
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.