Проектирование, описание на языке VHDL и моделирование схем последовательной логики (Лабораторная работа № 14)

внутреннего (сигнала обратной связи) У, который повторяет значение выхода У с задержкой на интервал времени delta(t). Пользуясь правилами булевой алгебры можно убедиться в правильности таблицы состояний и временной диаграммы, описывающих свойства схемы на рис.1.

Рис.1. Простая последовательная схема, её таблица состояний и форма сигналов

На рис. 2 приведен другой пример последовательной схемы. Она содержит два вентиля с перекрестными связями, с помощью которых осуществляется задержка и обратная связь. Составив таблицу состояний, легко заметить, что если запретить комбинацию входных сигналов S = R= 0, то эта схема имеет два устойчивых состояния выхода. Установка состояния осуществляется одновременной подачей противоположных сигналов (0 и 1 или 1 и_0) на входы S и R. Если после этого на оба входа подать 1 (not(S) = not(R) = 1), то состояние выходов не изменится. Очевидно, что такой элемент способен принимать и хранить 1 бит информации. Рассмотренный элемент получил название «триггер».

Рис.2. Последовательная схема триггера из двух вентилей

2.2 Синхронизируемые триггеры

Схема синхронизируемого RS-триггера приведена на рис.3. Обычно на вход синхронизации поступает логический нуль, поэтому на выходах левых элементов И-НЕ, соединенных со входами обведенного пунктиром RS-триггера, наблюдаются логические единицы и RS-триггер сохраняет свое состояние независимо от наличия и изменяемости сигналов на входах R и S. Переключение триггера (или подтверждение предыдущего состояния) происходит в момент появления на С-входе логической единицы. сигнал "логическая 1" подается на С-вход на небольшой промежуток времени в виде так называемого С-импульса. Таблица переходов RS-триггера (рис. 3, в) составляется по таблице переходов RS-триггера. В нее заносится состояние триггера после С-импульса: при S = R = 0 триггер сохраняет свое предыдущее состояние; при S = 0, R = 1 — устанавливается в нуль; при S=1, R= 0 — устанавливается в единицу; S = R = 1 — запрещенная комбинация. На практике в момент С-импульса последнее сочетание сигналов не должно иметь места.

Рис.3. Структура (а), обозначение (б) и таблица переходов (в) синхронизируемого RS-триггера (х - позиции, которые не влияют на состояние выхода)

На основе RS-тригтера можно построить D-триггер (от англ. delay — задержка). D-вход такого триггера эквивалентен S-входу RS-триггера, а на второй вход (бывший R) тот же сигнал подается через инвертор (рис, 3, а). Отсюда легко определить свойства D-триггера: триггер запоминает и хранит на выходе Q сигнал, который был на входе D в момент спада импульса С.

Рис.3. Структура (а) и обозначение (б) D-триггсра

2.3. Двухступенчатые триггеры

При обработке информации в вычислительных устройствах один и тот же сигнал синхронизации (С-импульс) нередко подается на С-входы нескольких триггеров. Состояния, в которые должны установиться эти триггеры, определяются уровнями на их информационных входах, причем некоторые из них могут поступать от триггеров, подлежащих переключению тем же импульсом синхронизации. Разброс параметров триггеров по быстродействию и другие причины не гарантируют при таком подходе точного выполнения необходимых переключений. Для таких, а также для целого ряда иных применений разработаны триггеры с двухступенчатым запоминанием, в которых по фронту С-импульса происходит лишь внутреннее переключение, а уровни на выходах остаются неизменными. После окончания С-импульса, точнее, по его спаду, происходит необходимое изменение сигнала на выходах. Триггеры такого рода m называют MS-триггерами (от англ. master — хозяин, slave — раб).

Триггеры с двухступенчатым запоминанием имеют такие же, как и у одноступенчатых триггеров, обозначения входов и выходов, а таблицы переходов однотипных двух- и одноступенчатых триггеров полностью совпадают.

            В качестве примера рассмотрим D-триггер двухступенчатым запоминанием