Структурная схема обработки данных решающим автоматом, страница 15

P2                                     S

 

P3

 

                        2                                                           3

 

На вход мультиплексора по внешней шине данных поступают сигналы: RE,  Double и RST. С учетом того, что в данной архитектуре УА нулевой вход мультиплексора соединен с выходом УА, получаем 4 линий на входе мультиплексора. Следовательно шина выбора – А – должна быть двух разрядной. Шина управляющих сигналов имеет 11 разрядов. Сигнал U11V формируется логической функцией ИЛИ над U10V и U9V. Согласно нижеприведенной таблице, адресуется 16 ячеек. Таким образом разрядность шин S и S' – 3 линии. Разрядность шин e, q, q' – 1. В итоге имеем структуру ОЗУ: 16 ячеек по 17 разрядов.

Таблица "прошивки" ОЗУ( таблица №3):

S'	q'	S	A	Y	e	Примечание
0(000)	0	1(001)	01[Re]	M0	X	Вход; переход на 1 ячейку с проверкой RE	Н А Ч
	1	7(111)	11[RST]	M8	X	M8
1(001)	0	1(001)	01[Re]	M0	X	P1=0 à цикл	P1
	1	2(010)	01[Re]	M1	X	P1=1 à M1 à P2
2(010)	0	2(010)	01[Re]	M0	X	P2=0 à цикл	P2
	1	3(011)	10[Double]	M2	X	P2=1 à M2 à P3
3(011)	0	0(000)	00[e]	M7	1	16 бит	P3
	1	4(100)	01[Re]	M0	X	32 бит
4(100)	0	4(100)	01[Re]	M0	X	P4=0 à цикл	3 2 б и т
	1	5(101)	01[Re]	M3	X	P4=1 à M3 à P5
5(101)	0	5(101)	01[Re]	M0	X	P5=0 à цикл
	1	6(110)	00[e]	M4	0	P5=1 à M4 à P6
6(110)	0	6(110)	00[e]	M5	1	M5 à M6
	1	0(000)	00[e]	M6	1	M6 à M8
7(111)	0	7(111)	11[RST]	M8	X	RST=0	rst
	1	0(000)	00[e]	M0	0	RST=1