Разработка цифрового автомата, имеющего два режима работы, страница 4

JK

триггер

LIBRARY ieee;

USE ieee.std_logic_1164.all;

entity JK_1 is

      port (C : in std_logic; J,K : in std_logic; R: in std_logic; Q,nQ: out std_logic);

end JK_1;

architecture rgr of JK_1 is   

 signal state: std_logic;

 signal input: std_logic_vector(1 downto 0);

begin

    input <= J & K;      

    p: process(C, R)

    begin

      if (R='0') then

          state <= '0' after 9 ns;

      elsif (falling_edge(C)) then

          case (input) is

             when "11" =>

                 state <= not state;

             when "10" =>

                 state <= '1';

             when "01" =>

                 state <= '0';

             when others =>

                 null;

            end case;

      end if;

    end process;

    Q <= state after 16ns;

    NQ <= not state after 16ns;

end rgr;

Рис. 10 – Иерархический блок, схема замещения которого реализует спроектированный автомат, построенный на абстрактных элементах с VHDL-описанием

Рис. 12 – Результаты моделирования спроектированного автомата (рис. 10), построенного на абстрактных символах с VHDL-описанием

Рис. 13 – Задержка распространения сигнала от входа сброса R до выходов Q при переключении выходов из состояния U в 0

Рис. 16 – Задержка распространения сигнала от входа C до выхода Q0 при переключении выхода Q0 из состояния 0  в 1

Замечание. Задержки распространения сигнала от входа С до всех выходов Q совпадают.