Контроллеры коммуникационных каналов SCС, страница 7

Бит события RBK устанавливается, если DDCMP-контроллер получил по каналам связи законченный блок данных или обнаружил ошибку в работе приемника. Блок данных обычно состоит из заголовка и самого сообщения.

Событие передачи буфера данных регистрируется в бите ТХ. Если в слове состояния текущего буфера UART-контроллера был установлен, бит CR=1,то бит ТХ будет установлен в "1", когда передатчик начнет передачу послед­него символа из буфера FIFO. Если же бит CR=0 или с UART-протоколом работает канал SMC, то бит ТХ будет установлен, когда последний символ из буфера данных будет передан в буфер FIFO передатчика SCC-канала.

В BISYNC-контроллере этот бит устанавливается, когда началась передача последнего бита данных или поля BCS. В контроллере SMC, работающем с протоколом Transparent, если переданный буфер не был последним буфером кадра, то установка бита ТХ производится при записи в буфер FIFO пере­датчика последнего байта из буфера данных, и пользователь должен будет ждать 2 периода передачи символа, чтобы быть уверенным, что передача прошла успешно.

Если же это был последний буфер текущего кадра, то бит устанавливается не раньше, чем начнется передача последнего символа кад­ра, и пользователь должен будет ждать 1 период передачи символа, чтобы быть уверенным, что передача прошла успешно. Если текущий буфер данных был передан по каналу связи, то устанавлива­ется бит ТХВ. Обычно этот бит используется, если в слове состояния пере­данного буфера был установлен, бит прерывания I. Если это был не послед­ний буфер кадра, или контроллер настроен на работу с интерфейсом SPI, то установка бита ТХВ производится при записи в буфер FIFO передатчика последнего байта из буфера данных. Если же это был последний буфер те­кущего кадра, то бит устанавливается не раньше, чем начнется переда­ча предпоследнего бита последнего байта кадра. В контроллерах HDLC и ASYNC HDLC это будет байт закрывающего флага, в DDCMP-контрол-лере — последний байт данных или поля контрольной суммы, в Transparent-контроллере — последний байт данных. В контроллерах BISYNC и V.110 бит события ТХВ устанавливается после передачи последнего бита кадра. В контроллерах SPI и I²C бит события ТХВ устанавливается после передачи последнего символа кадра в буфер FIFO передатчика, и пользователь дол­жен будет ждать 2 периода передачи символа, чтобы быть уверенным, что передача прошла успешно. Форматы регистров событий в МРС860 представлены на рис. 6.

Бит GLr устанавливается, когда внутренняя схема DPLL блока обнаружива­ет "глюк" на линии тактового сигнала приемника.

Бит GLt устанавливается, когда внутренняя схема DPLL блока обнаружива­ет "глюк" на линии тактового сигнала передатчика.

Бит АВ устанавливается, когда блок автоподстройки частоты обнаруживает отличие в частоте передачи и в частоте работы приемника, и процессор должен произвести запись новых значений в регистры настройки BRG-генератора.

Бит GRA устанавливается, когда передатчик, завершив передачу текущего буфера, закончил выполнение команды GRACEFULL STOP TRANSMIT. Если передатчик в текущий момент времени не вел передачу, то бит GRA устанавливается немедленно.

Изменение состояния (контроллер начинает или заканчивает прием симво­лов флага) на линии приема RXD контроллера HDLC регистрируется в бите FLG. Но для того, чтобы узнать новое состояние сигналов на линии RXD, пользователь должен прочитать содержимое регистра статуса SCCS.

Изменение состояния несущей частоты, генерируемой DPLL-блоком, реги­стрируется в бите DCC. Но для того, чтобы узнать новое состояние сигна­лов на линии RXD, пользователь должен прочитать содержимое регистра статуса SCCS.