Буферизация входных данных в Операционном Автомате (ОА) осуществляется с помощью двух входных мультиплексоров. По сигналу управляющего автомата (УА) SE мультиплексоры, в зависимости от логического состояния входа выбора SE, осуществляют передачу данных начальной загрузки регистров или данных поступающих в регистры в процессе вычислений. Запись в регистры RGQ и RGX осуществляется по сигналу С1. Значение четырёхразрядного счётчика итераций СТ1 по сигналу R1 сбрасывается в ноль, а по сигналу INC значение счетчика увеличивается. По достижении счётчиком значения 16, выдается признак X4. Значение из счетчика СТ1 по сигналу С2 записываются в декрементирующий счётчик сдвигов СТ2, декрементируется этот счетчик по сигналу DEC. Если счётчик СТ2 равен нулю, то выдается признак X2. Значения счётчика итераций и знак Q управляют выборкой констант из ПЗУ. В АЛУ 16-разрядное слово из ПЗУ складывается с 16-разрядным словом из регистра Q для получения нового значения регистра Q. Счётный триггер (триггер контроля четности) сбрасывается по сигналу R1, запись данных в триггер производится по сигналу С4, на выходе триггера вырабатывается сигнал X3. По сигналу С6 информация с выхода АЛУ записывается в сдвиговый регистр, по сигналу SHR данные поступившие в регистр сдвигаются. Для проверки регистра сдвига на ноль используется логический элемент ИЛИ, который выдаёт сигнал X0. Вычисление следующего значения X осуществляется на АЛУ, режим работы которого управляется сигналом PM. Вывод окончательного результата из регистра Х на выходную шину производится по внешнему сигналу ОE буферным элементом.
Управляющий автомат состоит из ПЗУ, регистра и счетчика. В ПЗУ зашиты номер следующего состояние процессора и все управляющие сигналы на следующий такт. На каждом такте генератора эти величины выбираются из ПЗУ. На адресные входы ПЗУ поступают сигналы-признаки X0-X4, номер следующего состояния процессора и внешний сигнал START, который начинает работу процессора. После окончания вычислений управляющий автомат выдаёт сигнал READY, тем самым, информируя о готовности принятия новых данных на шину данных.
Ввод и вывод данных процессора осуществляется через одну шину ввода/ вывода, что дает экономию интерфейсных проводников. Это объясняется тем, что входные данные необходимы на шине не более одного такта. Выход осуществляется через шинный формирователь с тремя состояниями выходов. Управление третьим состоянием выхода производится извне сигналом ОЕ, который выдает внешнее устройство, анализируя сигнал готовности результата READY. Таким образом, по сигналу ОЕ данные с выхода шинного формирователя поступают на шину.
В качестве входных буферных элементов выступают селекторы-мультиплексоры, представленные каскадами из четырёхразрядных селекторов-мультиплексоров КП14 (DD29-DD32 и DD33-DD36).
Регистры для хранения переменных Q и X представлены парами восьмиразрядных регистров ИР35 (DD37-DD38 и DD39-DD40).
Шестнадцатиразрядный сдвиговый регистр представлен двумя восьмиразрядными сдвиговыми регистрами ИР13 (DD41-DD42) .
Для осуществления суммирования используются три группы по четыре арифметико-логических устройств ИП3 (DD43-DD46 и DD47-DD50 и DD51-DD54) в каждой и три схемы ускоренного переноса к ним ИП4 (DD55–DD57 соответственно).
В роли счётчика итераций и сдвига выступают два реверсивных четырёхразрядных счётчика ИЕ7 (DD58 и DD59).
Для хранения итерационных констант используется шестнадцатиразрядное ПЗУ, выполненное на двух микросхемах ПЗУ РЕ3 (DD60, DD61) открытым коллектором на выходах, хранящих 512 восьмиразрядных слов каждая.
Триггер контроля четности реализован на D - триггере ТМ2 (DD62), работающем в режиме счёта.
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.