Введение в микропроцессоры. Конспект лекций по курсу "Микропроцессорные устройства", страница 4

2.  АРХИТЕКТУРА 8-ми РАЗРЯДНЫХ МП

Такие МП имеют, как правило, трехшинную магистраль, свойства которой накладывают определенные ограничения на структуру МП.

2.1. Особенности магистрали

Концепция архитектуры открытых информационно-вы­чис­ли­тель­ных систем  предусматривает (среди прочего) наличие единственной магистрали для подключения к ней всех элементов таких систем. На рис. 1.1 показана реализация этой идеи при построении МПС, все элементы которой связаны единственной магистралью.

Для  выполнения такой функции магистраль должна обладать некоторыми универсальными свойствами, к которым относятся:

· определенная структура шин;

· определенная размерность шин;

· определенный порядок подачи сигналов на эти шины.

Особенности магистрали 8-ми разрядных МПС рассмотрим в указанном выше порядке.

2.1.1. Структура шин

У 8-ми разрядных МПС магистраль имеет, как правило, трехшинную организацию: ША, ШД и ШУ (см. рис. 1.3). Именно к этим шинам подключаются все Р активные устройства (задатчики) и все Q пассивные устройства (исполнители) МПС. К активным отнесены те устройства, которые управляют магистралью, т.е. формируют адрес на ША и сигналы управления магистралью на ШУ. Активными на магистрали чаще всего бывают МП или контроллер прямого доступа к памяти. К пассивным отнесены устройства, которые подчиняются управлению. Пассивными являются все оставшиеся элементы МПС: память, порты ввода/вывода, контроллеры и т.п.

В любой момент времени управлять магистралью может только одно из Р активных устройств, а управляемым  - только одно из Q пассивных устройств. Нарушение этого правила вызывает конфликт на магистрали, который приводит к фатальному сбою в работе МПС, и поэтому недопустим.

2.1.2. Размерность шин

Размерность шин (число проводников в соответствующей шине) на рис. 1.3  представлена значениями параметров n, m и k.

Очевидно, что ША - 16-ти разрядная. Отдельные линии этой шины могут быть обозначены следующим образом: ABUS15...ABUS0 (в порядке понижения старшинства). ША такой размерности позволяет адресоваться к 2ⁿ ячейкам памяти, что составляет 65536 ячеек (с нулевого адреса по адрес 65535).

Адрес конкретной ячейки памяти принято записывать в шестнадцатиричной системе счисления, что позволяет видеть битовую структуру кода адреса. Так адрес первой ячейки памяти имеет код 0000Н (сигналы низкого уровня на всех линиях ША), а код последней - FFFFH (сигналы высокого уровня на всех линиях ША).

Рис. 1.3. Структура трехшинной магистрали МПС

Совокупность всех ячеек памяти, к которым задатчик может обратиться по ША, называется адресным пространством, которое условно изображено на рис. 1.4. Все адресное пространство может быть разделено на отдельные сегменты, например, по 2048 ячеек в каждом. На рис. 1.4 показано три таких сегмента с названиями: ПЗУ, ОЗУ1, ОЗУ2 - три микросхемы, входящие в учебно-отладочное устройство ²Электроника-580² [2, 3].

Разделение всего адресного пространства на сегменты удобно хотя бы потому, что все оно перекрывается полностью (или частично, как в нашем примере) несколькими микросхемами памяти. Ячейки, принадлежащие одному сегменту, физически располагаются в одной микросхеме. Доступ к конкретной ячейке памяти может быть произведен следующим образом:

· совокупность нескольких старших разрядов кода адреса определяет номер сегмента (микросхему). Как правило, эти линии ША подключаются к селектору адреса (см. п. 3.3). В нашем примере таких разрядов пять: ABUS15...ABUS11 (именно значениями в этих разрядах отличаются коды адреса трех сегментов, приведенных на рис. 1.4);

· оставшиеся разряды кода адреса ABUS10...ABUS0 определяют ячейку памяти внутри сегмента, как правило, эти линии ША подключаются к адресным входам микросхем памяти (см. п. 3.3).

Рис. 1.4. Адресное пространство МП