Адрес первой ячейки памяти первой микросхемы ОЗУ по условию задачи - 8000h. Старшие 16 - q = 16 - 11 = 5 бит имеют для такого адреса следующие значения: BABUS15 = 1; BABUS14...BABUS11 = 0. Это означает, что линия BABUS15 подключается к элементу И-НЕ (DD2 на рис. 4.1) прямо, а линии BABUS14...BABUS11 - через инверторы (DD1 на рис. 4.1).
Адрес первой ячейки памяти второй микросхемы ОЗУ по условию задачи - 8000h + 2048 (число адресов в первой микросхеме ОЗУ) = 8800h. Старшие 5 бит имеют для такого адреса следующие значения: BABUS15 = 1; BABUS14...BABUS12 = 0; BABUS11 = 1. Это означает, что линии BABUS15, BABUS11 подключаются к элементу И-НЕ (DD4 на рис. 4.1) прямо, а линии BABUS14...BABUS12 - через инверторы (DD3 на рис. 4.1).
|
|
Рис. 4.1. Функциональная схема разрабатываемых селекторов адреса.
Для построения селекторов адреса на элементах низкого уровня интеграции вместо элементов И-НЕ можно использовать элементы ИЛИ. В этом случае логика инвертирования адресных сигналов изменяется на обратную.
Возможно построение селекторов адреса на логических элементах среднего уровня интеграции. В качестве таких элементов можно использовать полные дешифраторы, например, типа 15ххИД7 со структурой 3х8 и тремя входами разрешения Е1...Е3 (см. рис. 4.2).
|
|
Рис. 4.2. Функциональная схема селектора адреса на дешифраторе
Две старших линии ША BABUS15, BABUS14 подключаются к входам разрешения Е1...Е3 таким образом, чтобы при комбинации BABUS15 = 1, BABUS14 = 0 (часть действующей комбинации для формирования CS0#, CS1#) работа дешифратора DD1 на рис. 4.2 была разрешена.
Оставшиеся линии ША BABUS13...BABUS11 подключаются к информационным входам для дешифрации. Очевидно, что CS0# формируется при BABUS13 = 0, BABUS12 = 0, BABUS11 = 0, а CS1# - при BABUS13 = 0, BABUS12 = 0, BABUS11 = 1, что полностью соответствует условию задачи.
Использование полного дешифратора позволяет одному селектору адреса формировать селектирующие сигналы для группы микросхем памяти или портов ввода/вывода. В примере группа состоит из двух микросхем памяти. Если для подключения этих микросхем к магистрали требуются буфер или квитирующее устройство, то для их управления можно использовать сигнал CS#, который формирует элемент И (DD2 на рис. 4.2). Очевидно, что к дешифратору можно подключить еще шесть микросхем типа К537РУ10.
Возможно построение селекторов адреса на мультиплексорах, быстродействующих ПЗУ и программируемых логических матрицах.
4.3. Расчет нагрузочных соотношений
Расчет нагрузочных соотношений является одним из этапов проектирования МПС (см. п. 4.1) и производится следующим образом. Выберем сначала линию DBUS0 (см. рис. 3.1), подключенную к контакту AD0 МП и проверим выполнение для нее следующих соотношений:
I0вых.мп > S I0вх.i, (4.2)
I1вых.мп > S I1вх.i, (4.3)
Cдоп.мп > S Cвх.i, (4.4)
где: i = 1...Q; Q - число нагрузок, подключенных к выбранной линии; I0вых.мп, I1вых.мп, Cдоп.мп - допустимые значения выходных токов логического нуля и логической единицы, а также выходной емкости МП (справочные данные выбранного МП); I0вх.i, I1вх.i, Cвх.i - значения входных токов логического нуля и логической единицы, а также входной емкости i - той нагрузки (справочные данные i - той нагрузки).
Если неравенства (4.2)...(4.4) выполняются, то буферизировать выбранную линию необязательно, в противном случае (не выполняется хотя бы одно неравенство) буферизация обязательна. Далее проверку соотношений (4.2)...(4.4) необходимо повторить для оставшихся линий DBUS, всех линий ABUS_H, ABUS_L и CBUS.
При проверке линий ABUS_L в соотношения (4.2)...(4.4) вместо параметров I0вых.мп, I1вых.мп, Cдоп.мп необходимо подставить соответствующие параметры регистра RG: I0вых.rg, I1вых.rg, Cдоп.rg, а при проверке линий CBUS - дешифратора DC: I0вых.dc, I1вых.dc, Cдоп.dc.
Уважаемый посетитель!
Чтобы распечатать файл, скачайте его (в формате Word).
Ссылка на скачивание - внизу страницы.
