Описание электрической функциональной схемы АЛУ с неявно выраженным сумматором

2.3Описание электрической функциональной схемы АЛУ

с неявно выраженным сумматором.

Схема электрическая функциональная АЛУ с неявно выраженным сумматором представлена на рис.2.2.

С входной информационной шины на схему поступает сигнал сброса R, который устанавливает все микросхемы в исходное состояние (нули на всех входах и выходах микросхем).

После сброса, в первом такте (подача сигнала синхронизации С на входы микросхем), на схему подаются:

-  на входные регистры Д1 и Д2 приходят восьмиразрядные операнды А и В,  фиксируются в регистрах по сигналу синхронизации С. Старшие разряды обоих операндов являются знаковыми разрядами;

-  трехразрядный код операции поступает на регистр кода операции Д4 (на его входе трехразрядный код операции, задаваемый сигналами УС1, УС2, УС3 один раз за время цикла, и не меняющийся на всем его протяжении). Код операции фиксируется в регистре по сигналу “ПРкоп”, одновременно с подачей входных операндов по сигналу синхронизации С. Код операции с регистра Д4 расшифровывается дешифратором кода операции Д6. На выходе дешифратора один из 5 сигналов, разрешающих выполнение одной из операций, представленых в табл.2.1. В зависимости от кода операции устанавливается сигнал единицы на одном из выходов дешифратора и на протяжении цикла выполнения заданной операции этот сигнал не меняется.

Таблица 2.1

За время длительности такта происходит следующее: 

Младшие семь разрядов входных операндов (без знакового разряда) с регистров Д1 и Д2 подаются на группы элементов сложения по модулю два (Д8, Д10). В зависимости от сигналов с конъюнкторов Д7 и Д11 семиразрядные операнды проходят элементы сложения по модулю 2 Д8 и Д10 в прямом или инверсном коде. На Д7 и Д11 приходят старшие знаковые разряды операндов А и В с регистров Д1 и Д2 соответственно и сигнал с дизъюнктора Д14 (выполняет логическое сложение двух разрядов с 1-го и 5-го выходов дешифратора кода операции Д6, соответствующих операциям вычитания и сложения). То есть, единица, разрешающая инвертировать операнды, будет на выходе одного из конъюнкторов Д7 или Д11 только при выполнении операции вычитания или сложения и наличии у операнда знакового разряда, равного 1 (операнд отрицательный). При выполнении остальных операций (логических, или при операциях вычитания или сложения, когда операнды положительны) разряды операндов с регистров Д1 и Д2 проходят элементы сложения по модулю 2 Д8 и Д10 в прямом коде.

Также, в первом такте, на вход счета +1 счетчика тактов Д3 (четырехразрядный, формирующий управляющие сигналы счетчик, на входе L постоянная 1, разрешающая считать по входу +1 от 0000 до 1111) приходит синхросигнал С счета и счетчик переключается из 0000 в 0001. Дешифратор тактов Д5 расшифровывает сигнал с Д3 и устанавливает свой сигнал 1 на первом выходе. Этот сигнал инвертируется на элементе Д13 (инвертор) и подается на входы L счетчиков Д16, Д17, Д18 и Д19, переключая их со счета на прием операндов, которые поступают на счетчики с элементов Д8 и Д10. Счетчики Д16, Д17, Д18, Д19 находятся в режиме приема операндов:

-  Д16 и Д17 принимают семь разрядов операнда А с Д8;

-    Д18 и Д19 принимают семь разрядов операнда В с Д10.

В зависимости от выполняемой операции (арифметическое сложение и вычитание; логическое умножение И, сложение ИЛИ и сложение по модулю 2 mod2) и знака входного операнда принимаемые операнды проходят счетчики Д16–Д19 либо в прямом коде, либо в дополнительном.

Сигнал самого счета формируется во втором такте, когда счетчик тактов Д3 по следующему синхросигналу переключается из 0001 в 0010 и дешифратор тактов Д5 устанавливает сигнал единицы на втором выходе. Этот сигнал поступает на конъюнкторы Д9 и Д12 совместно с сигналами знаковых разрядов с регистров Д1 и Д2 операндов А и В. Счетчики Д15, Д16, Д17, Д18 переключаются с приема операндов на счет по входам +1 и принимают сигнал счета.