Разработка специализированного процессора для выполнения операции алгебраического сложения чисел с плавающей запятой, страница 2

Основой блока сложения является сумматор. Согласно заданию, в схеме применен 8 - разрядный сумматор. На современном уровне развития схемотехники существует несколько основных схем сумматоров: с последовательным переносом, с параллельным переносом, с ускоренным переносом. В интегральном исполнении сумматоры в основном выпускаются в виде секций, содержащих четыре сумматора, причем секций с внутренним последовательным переносом не выпускается. Отдельных сумматоров с ускоренным переносом также нет, существуют секции АЛУ со схемами формирования ускоренного переноса. В данном случае применение АЛУ с ускоренным переносом в качестве сумматора не оправдано, так как быстродействие такой схемы для восьми разрядов оказывается значительно ниже, чем для двух четырехразрядных сумматоров с параллельным переносом, между собой объединенных последовательным переносом. Сложение 24 – разрядных мантисс на 8 – разрядном сумматоре осуществляется в три приема, с хранением промежуточного переноса в триггере.

Устройство управления в своем наиболее стандартном варианте должно содержать счетчик, формирующий адрес, и ПЗУ, из которого осуществляется выбор управляющего слова по адресу, задаваемому счетчиком. Для хранения управляющего слова в течении такта и организации конвейерной обработки (выбор следующей команды с одновременным выполнением текущей) применяется регистр. Недостатком такой схемы является сложность организации ветвлений алгоритма, при которых необходима перезагрузка счетчика  новым адресом и выбор нового значения из ПЗУ. При этом при наличии ветвления теряется один такт. Если ветвление происходит в цикле (например, по условию продолжения или выхода из цикла), наличие холостого такта приводит к значительному увеличению длительности выполнения цикла, что весьма нежелательно. Поэтому была выбрана другая схема: на каждом такте во время выполнения команды производится выборка двух вариантов управляющих слов из двух ПЗУ; при поступлении в конце такта от операционного автомата признака перехода этот признак обрабатывается быстродействующей ПЛИС, которая выдает на мультиплексор сигнал выбора одного из управляющих слов, которое после мультиплексирования запоминается в регистре. В такой схеме увеличение времени происходит только на величину времени задержки распространения ПЛИС, мультиплексора и регистра, которые могут быть достаточно малы (в данной схеме эта задержка составляет 26 нс). Такая схема дает значительный выигрыш по времени при наличии в графе автомата циклов и переходов, условия для которых вырабатываются непосредственно перед самим переходом.

3. Выбор и описание серий ИМС

В качестве основы для реализации процессора согласно заданию была выбрана серия микросхем 1533. Кроме того, в «узких» местах и в управляющем автомате применены микросхемы серии MC74F, ПЗУ серии К556 и ПЛИС iPLD22V10-7. Ниже приведены выбранные микросхемы этих серий и их основные параметры: