Детальный проект конвейерного RISC процессора (Глава 4 "Основы конвейеризации"), страница 8

Таблица 4.8 Пути path(t) через FSD для каждого типа t команд DLX

3. Сигналы Mealy активированные в состоянии IDтеперь активируются в каждом такте; они имеют значение только когда full₁ = 1. Таким образом, сигналы Mealy зависят только от входов IR, но не от текущего состояния.

4. Видно, что на рисунке 4.8 только состояние decodeимеет разветвление по выходу больше единицы. На этапе IDмы поэтому заранее можем вычислить управляющие сигналы для всех этапов и синхронизировать их с регистром R..2 € out(1). Таблица 4.9 перечисляет для каждого состояния сигналы синхронизируемые с этим регистром. Входы регистра R.2 вычисляются в каждом такте, но они синхронизируются в R.2 только когда

ue.1   =   full.1  /\  /busy   =   1.

Регистр R.2 содержит три класса сигналов:   

(a) сигналы xиспользуемые в следующем цикле управляют только этапом EX,

(b) сигналы у используемые в следующих двух циклах управляют этапами EX и M,

(c) сигналы zиспользуемые в следующих трех циклах управляют этапами EX, M и WB.

Управляющие сигналы у этапа M задерживаются одним дополнительным регистром R.3 € out(2), тогда как сигналы этапа WB задерживаются регистрами R.3 и R.4 € out(3), как показано на рисунке 4.9.