Встраиваемые процессоры архитектуры MIPSTechnologies, страница 2

Описание архитектуры ядра процессоров MEPS32 4Кр.

Ядро МГР832 4Кр от MIPS Technologies член семейства ядер процессоров MIPS32 4К. Это высокоэффективное, с малой потребляемой мощностью, 32-разрядное RISC MIPS ядро, разработанное для различных прикладных программ для «систем на кристалле». Ядро разработано для компаний производящих полупроводники, разработчиков ASIC и систем OEMs, которые хотят быстро интегрировать собственную логику и периферийное оборудование с высокоэффективным RISC процессором,

Этот процессор обладает высокой переносимостью процессов и может быть легко объединен с другими процессорами в «систему на кристалле», позволяя разработчикам сфокусировать их внимание на нуждах конечного пользователя изделия. Ядро 4Кр идеально разработано, для того чтобы удовлетворять нуждам разработчиков новых изделий для рынка цифровых изделий, сетей, систем, позволяя использовать новые решения для прикладных программ.

Ядро 4Кр построено по архитектуре MIPS 32 и поддерживает все команды MIPS II; специальный умножающий накопитель (MAC), условная запись, выборка данных с упреждением, ожидание и команды определения 1/0; 32-разрядный привилегированный ресурс архитектуры. Модуль Управления Памятью (MMU) состоит из простых, фиксированных механизмов блока трансляции адреса (ВАТ) для прикладных программ, которые не требуют полных возможностей от транслирующего буфера хранения, базирующегося на MMU.

КЭШи команд и данных имеют полностью перестраиваемую конфигурацию объемом от 0 - 16 Килобайтов. Кроме того, каждый из кэш может быть организован как с прямым отображением или как двух, трех или четырех-ассоциативные КЭШи. Загрузка и промах в кэш только блокируются до того момента, пока критическое слово не становится доступным. Конвейер продолжает работу, после того как запрошенные слова записываются в кэш. Оба КЭШа виртуально индексированы и физически отмечены, чтобы сделать их доступными в то же самое время, когда адрес будет уже оттранслирован.

Необязательный усовершенствованный блок JTAG (EJTAG) делает возможным выполнение программы в пошаговом режиме процессора и использование контрольных точек виртуальной адресации команд и данных.

На рис. 2.1. показана блок-схема ядра 4Кр. Ядро разделено на обязательные (белые блоки) и необязательные (серые блоки) блоки как показано.

Рис. 1. Блок-схема ядра MIPS 32 4Кр.

Техническое описание

Процессорное ядро семейства MIPS 32 4Кр работает с 32-х разрядными шинами адреса и данных.

Совместимая с MIPS 32 система команд поддерживает все команды MIPS II, команды умножающего сложения и умножающего вычитания (MADD, MADDU, MSUB, MSUBU), команду целенаправленного умножения (MUL), команды определения количества единиц и нулей в слове (CLZ, CLO), команда ожидания (WAIT), команды условной записи (MOVZ, MOVN), команда выборки с упреждением (PREF).

Объем КЭШ-памяти составляет от 0 до 16 кбайт. Программируемый контроллер КЭШ -памяти позволяет независимо настраивать КЕШ данных и команд, количество ассоциативностей КЭШ (1, 2, 3, 4), осуществлять сквозную запись без распределения записи, блокировать строку КЕШ, осуществлять неблокируемую выборку с упреждением.

Поддержка СОЗУ осуществляется путем замены одного или нескольких блоков КЭШа команд и/или данных на СОЗУ соответствующего размера. 20 индексных адресных бит позволяют организовать матрицу СОЗУ размером до 1 Мбайта. Регистры, отображаемые в памяти и подключенные к порту СОЗУ, могут быть использованы как интерфейс сопроцессора.

Модуль шинного интерфейса (ВШ) полностью буферизует весь осуществляемый ввод/вывод. Организованы отдельные однонаправленные 32-ха разрядные шины адреса и данных. Имеется два 16-ти разрядных буфера записи.

Модуль умножения/деления (MDU) позволяет осуществлять операции умножения и умножающего сложения за 32 такта, а деление в зависимости от необходимости анализа знака операндов за 33-35 тактов. Длительности операций в тактах работы процессорного ядра приведены в таблице 2.