Разработка дискретного устройства (вид счётчика - суммирующий, базис реализации - И-НЕ, коэффициент счёта счётчика - 17), страница 6

Определим таблицу переходов Delay-триггера.

Таблица 6 - Переходы Delay-триггера.

Изменение сигнала на выходе.	Подаваемый сигнал на вход D
0→0	0
0→1	1
1→0	0
1→1	1

Для сохранения выходной информации счётчика, необходим 5-ти элементный регистр. Реализуем регистр в абстрактных логических элементах.

Рисунок 22 - Заданный регитр (в компонентной базе).

2.5 Построение делителя частоты

Основное назначение делителя частоты – уменьшение частоты следования входных импульсов. Делители частоты на триггерах принципиально ничем не отличаются от счётчиков. Разница между двумя этими функциональными дискретными блоками состоит в том, что у счётчиков выходными значениями являются текущий код счёта и бит переноса. У делителей частоты выходное значение – сигнал с определёнными параметрами и частотой. Для преобразования входного сигнала к выходному по частоте и временным параметрам необходимо счётное устройство с памятью, которым является счётчик.

Если с уменьшением частоты в 2ⁿ число раз на выходе необходимо получать сигнал с одинаковыми длительностями высокого и низкого положений, то в данном случае актуальна схема счётчика с последовательным переносом, причём выходной  сигнал снимается с прямого либо инверсного выхода триггера последнего разряда.

Если на выходе необходимо получить сигнал с частотой в Nраз меньшей, чем частота входного сигнала, причём допускается длительность выходного высокого положения такая же, как и у исходного сигнала, то можно использовать счётчик с детектирующей схемой нуля, на выходе которой будет получаемый сигнал, и схемой внутреннего сброса, реагирующей на состояние N.

При иных требованиях к временным параметрам выходного сигнала, или при сложном выходном сигнале, необходимо использовать несколько детектирующих схем, реагирующих на определённый отсчёт времени в цикле счёта и схему сброса, реагирующей на состояние N, соответствующее периоду сложного сигнала.

Базис реализации: И-НЕ;

Коэффициент деления: 2;

Тип элемента памяти: Delay-триггер;

Для реализации делителя частоты с заданными параметрами достаточно одного триггера.

Таблица 7 - Переходы Delay-триггера.

Изменение сигнала на выходе.	Подаваемый сигнал на вход D
0→0	0
0→1	1
1→0	0
1→1	1

Определим таблицу изменения состояний входа/выхода делителя частоты.

Таблица 8 - Таблица изменений состояний входа/выхода.

Переход на входе	Состояние на выходе
С низкого на высокий	Устанавливается высокий
С высокого на низкий	Сохраняется высокий
С низкого на высокий	Устанавливается низкий
С высокого на низкий	Сохраняется низкий

Построим заданный делитель в абстрактных элементах на D-триггерах с прямым динамическим входом.

Рисунок 23 – Схема делителя частоты (абстрактные элементы).

Выберем компонентную базу для построения делителя частоты.

SN74LS74 – 2 D-триггера.

Выполним делитель частоты в приведённой выше компонентной базе.

Рисунок 24 – Схема делителя частоты (в компонентной базе).

2.6 Построение преобразователя кода

Преобразователь кодов – комбинационное дискретное устройство, предназначенное для перевода одного двоичного кода в другой двоичный код.

Эти дискретные устройства часто применяются в системах автоматики с целью получения из обычных безизбыточных кодов более сложных избыточных кодов. Избыточные коды позволяют только обнаруживать или обнаруживать и исправлять ошибки в кодовых словах при передаче сигналов по линиям связи на большие расстояния.

Существует два способа синтеза преобразователей кодов: с использованием одной таблицы истинности и свойства независимости входов и выходов и путём последовательного включения дешифратора и шифратора.