Создание структурной и поведенческой модели мультиплексора КП 5 (или его зарубежного аналога) на языках SPICE, DSL, VHDL и SimCode, страница 7

Осталось создать макромодель, я использовал библиотечное описание зарубежного аналога моего узла 74LS152. Сделав некоторое редактирование, создав графический символ узла, ну и конечно протестировав его, я закончил работу с данным пакетом.

Далее меня ждал OrCad. Не буду лукавить но знаний за лето почти не осталось, и пришлось шаг за шагом во Вашим урокам вспоминать всё заново.  Этап создания принципиальной схемы я «форсировал» на одном дыхании, а вот написание поведенческой VHDL в состояние некоторого замешательства, в то время как потоковая модель состоит из одной формулы, поведенческая размешается на двух страницах, но в потоковой модели при такой реализации нельзя соблюсти задержки распространения, а в поведенческой это не составляет труда.

Одним из плюсов OrCad  является то, что не нужно было создавать нового символа для подключения VHDL модели, а стоило только поменять у созданного ранее кое-какие настройки в свойствах.

Второй плюс заключается в том что весь все файлы, библиотеки и схемы заключены в одном проекте. Это огромный плюс по сравнению с DesignLab.

Последний этап, моделирование узла в пакете Active HDL 5.1. Тут я «сел в колошу», т.к. не был знаком с оным пакетом, пришлось покопаться в Интернете, т.к. литературы по работе данной программы у меня не было, великая сеть как всегда помогла.          И я принялся за выполнение работы.

Огромный минус пакета очень маленький экран при создании принципиальной схемы, как я не старался увеличить его размер, мне это удалось не значительно.

Приятным было то что описание элементов замещения и поведенческая модель написаны на языке VHDL как и в OrCad. От туда я их и позаимствовал.

Очень приятно было задание входных воздействий, удобно и наглядно. Задержки можно измерить с помощь метода Measurement Mode, т.о. не каких маркеров не требуется, мышка сама «прилипает» к фронту или срезу, и всплывает окошечко с временными характеристиками(рис.24.), это очень удобно.

Подведу итог: узел удачно спроектирован в трёх пакетах, как результат проделанной работы, я закрепил знания по дисциплине моделирование и опыт работы с технической литературой.

11. Литература:

1.Интегральные микросхемы и их зарубежные аналоги: Справочник / Нефедов А.В.. Т-5., .- М: ИП РадиоСофт, 2000.-512 с.

2. www.TI.com

3. www.inp.nsk.su/~kozak/ttl/ : Справочник по стандартным цифровым ТТЛ микросхемам / Козак Виктор Романович, Новосибирск, 8-апр-2001г.

12.Приложение

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE work.orcad_prims.all;

ENTITY \555LN1\ IS PORT(

IN1 : IN  std_logic;

OUT1 : OUT  std_logic;

VCC : IN  std_logic;

GND : IN  std_logic);

END \555LN1\;

ARCHITECTURE model OF \555LN1\ IS

    BEGIN

    OUT1 <= NOT ( IN1 );

   END model;

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE work.orcad_prims.all;

ENTITY \555LI6\ IS PORT(

IN1 : IN  std_logic;

IN2 : IN  std_logic;

IN3 : IN  std_logic;

IN4 : IN  std_logic;

OUT1: OUT  std_logic;

VCC : IN  std_logic;

GND : IN  std_logic);

END \555LI6\;

ARCHITECTURE model OF \555LI6\ IS

    BEGIN    

    PROCESS(IN1,IN2,IN3,IN4)   

    BEGIN

    if ( IN1 AND IN2 AND IN3 AND IN4 )='1'then OUT1<='1' after 5 ns;

              ELSE     OUT1<='0' after 6 ns;

              END IF;  

              END PROCESS;

   END model;

            LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE work.orcad_prims.all;

ENTITY \555LL1\ IS PORT(

IN1 : IN  std_logic;

IN2 : IN  std_logic;

OUT1 : OUT  std_logic;

VCC : IN  std_logic;

GND : IN  std_logic);

END \555LL1\;

ARCHITECTURE model OF \555LL1\ IS

    BEGIN

    OUT1 <=  ( IN1 OR IN2 ) AFTER 5 ns;

    END model;

  LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE work.orcad_prims.all;

ENTITY \buf\ IS PORT(

IN1 : IN  std_logic;

OUT1 : OUT  std_logic;

VCC : IN  std_logic;

GND : IN  std_logic);

END \buf\;

ARCHITECTURE model OF \buf\ IS

      BEGIN

    process(IN1) 

    begin 

    IF (IN1='1') then   OUT1<='1' after 12ns;

    ELSE OUT1<='0' after 2 ns; 

              END IF;    

              end process;

END model;

                                 :