Электротехника \ Схемотехника

Разработка памяти (объём памяти SRAM – 4 Mб, разрядность – 32 бит информационная организация (1Мх32)бит)), страница 6

Параметр

Пояснения

tCW=12нс

Время предустановки CE до окончания записи

tWC=15нс

Время цикла записи                                          

tAW=12нс

Время предустановки адреса до окончания записи

tADRSEL=10нс

Задержка адресного селектора

tTR=3нс

Задержка между входами и выходами данных трансивера

tTREN=4.4нс

Задержка трансивера при включении

tTRDIS=4.1нс

Задержка трансивера при выключении

tBUF=2.5нс

Задержка буфера

tзаписи= tBUF+ tADRSEL+ tWC + tCW=2.5+10+15+12=39.5(нс)

Чтение для памяти Flash.

Для расчёта tчтения изобразим на временных диаграммах (рис.6) два смежных цикла операции чтения. Временные параметры цикла чтения памяти Flash приведены в таблице 5.

Таблица 5. Временные параметры цикла чтения Flash.

Параметр

Пояснения

tCE= 90нс

Задержка с момента СЕ=0 до   

появления на выходе действительных данных

tRC=90 нс

Время цикла чтения                                          

tACC=90нс

Задержка с момента установления адреса до появления на выходе действительных данных

tDF=20нс

Задержка с момента СЕ=1 до высокого импеданса на выходе

tADRSEL=10нс

Задержка адресного селектора

tTR=3нс

Задержка между входами и выходами данных трансивера

tTREN=4.4нс

Задержка трансивера при включении

tTRDIS=4.1нс

Задержка трансивера при выключении

tчтения= tBUF+ tADRSEL+ tCE+ tTREN+ tDF=2.5+10+90+4.4+20=126.9(нс)

Запись для памяти Flash.

Длительность записи и стирания для Flash-памяти не укладывается во время доступа, определённое в техническом задании. Причина в том, что память разрабатывалась в первую очередь для чтения.

Для этих операций мы должны обеспечить ввод командной последовательности, определённой изготовителем микросхемы памяти. После этого начинается непосредственно операция записи или стирания. На выходе RY/BY# - низкий уровень сигнала (память занята). Процессор может узнавать о состоянии процесса записи или стирания также по некоторым битам шины данных.

Биты мерцания – DQ6 и DQ2. Если DQ6 принимает значение то 0 то 1, то процедура записи не завершена. DQ2 мерцает, если процессор обращается по чтению к сектору, который стирается. Бит DQ5 установлен в 1, если превышено время записи или стирания.

Для выполнения операции записи (стирания) необходимо предусмотреть процессором выполнение этой операции. Кроме того при выполнении этого процесса процессор не должен обращаться к памяти SRAM, так как возможен конфликт.


Заключение

При выполнении работы были осуществлены основные этапы разработки микросхем памяти. Рассмотрено распределение адресного пространства процессора между двумя устройствами; наращивание информационной ёмкости по числу разрядов; произведён расчёт нагрузки накопителей на различные функциональные линии; просмотр и изучение необходимой технической документации на микросхемы от зарубежных производителей; составление структурной и функциональной схемы разрабатываемого устройства.

В итоге работы была разработана памяти, соответствующая всем выдвинутым в техническом задании требованиям. Тем самым мы обеспечили:

Общую ёмкость и информационную организация памятей входящих в её состав  – 4Mб SRAM (1Мх32)бит и 8Mб FLASH (2Мх32)бит

Необходимую длительность циклов в 150 нс.

Длительность циклов чтения составила

            Для памяти SRAM: 50.9

            Для памяти Flash:126.9

Длительность циклов чтения составила

            Для памяти SRAM:39.5

Сопоставив полученные временные задержки с указанными в техническом задании можно сделать вывод, что памяти Flash мы обеспечиваем хороший цикл чтения. Для чтения и записи SRAM полученные циклы достаточно малы, что является не совсем хорошим фактором в разработанной памяти.

Электрический интерфейс – ТТЛ

Системный интерфейс - трехшинный
Список используемой литературы

1.  Угрюмов Е.П., Цифровая схемотехника.

2.  Интернет ресурсы:

1.  www.cypress.com

2.  www.paradigm.com

3.  www.ti.com

4.  www.atmel.com

Скачать файл