Проектирование цифрового узла К555ИР30, страница 8

Полученная временная диаграмма отражает все режимы работы проектируемого узла. Выполнив сравнение с PCB Simulate – проектом, можно сделать вывод, что микросхемы функционируют верно.

Для того чтобы убедиться в том, что задержки подобраны верно, рассмотрены временнее диаграммы моделируемого узла (рис.26-31).

Рис.26. Задержка распространения сигнала от входа R до выхода Q при переключении его из 1 в 0 (17 нс).

Рис.27. Задержка распространения сигнала от входа E до выхода Q при переключении его из 1 в 0 (18 нс).

Рис.28. Задержка распространения сигнала от входа E до выхода Q при переключении его из 0 в 1 (19 нс).

Рис.29. Задержка распространения сигнала от входа D до выхода Q при переключении его из 1 в 0 (15 нс).

Рис.30. Задержка распространения сигнала от входа D до выхода Q при переключении его из 0 в 1 (18 нс).

Рис.31. Задержка распространения сигнала от входа A до выхода Q при переключении его из 0 в 1 (15 нс).

8.  Моделирование узла в пакете Active-HDL 8.1.

8.1.  Условное графическое изображение проектируемого узла в виде иерархического символа.

Условное графическое обозначение проектируемого узла в виде иерархического символа в пакете Active-HDL 8.1. представлено на Рис. 32.

Рис.32. УГО моделируемого узла К555ИР30 в виде иерархического символа.

8.2.  Принципиальная схема замещения узла.

Основой для проектирования схемы замещения стали элементы 2ИЛИ, 2И, 4И и НЕ, созданные с помощью vhdl – моделей. Ниже приведены VHDL-модели для данных элементов (листинг 4). Схема замещения (рис.34) построена на основе созданных в библиотеке «K555IR30.olb» элементов (рис. 33).

Листинг 4. VHDL модели используемых элементов.

--Элемент НЕ

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity K555LN1 is

port(

inv_in : in STD_LOGIC;

inv_out : out STD_LOGIC

);

end K555LN1;

architecture K555LN1 of K555LN1 is

begin

inv_out<=not inv_in; 

end K555LN1;

--Элемент 2И

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity K555LI1 is

 port(

and2_in1 : in STD_LOGIC;

and2_in2 : in STD_LOGIC;

and2_out : out STD_LOGIC

);

end K555LI1;

architecture K555LI1 of K555LI1 is

begin

and2_out<=(and2_in1 and and2_in2);

end K555LI1;

*Элемент 4И*

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity K555LI6 is

 port(

and4_in1 : in STD_LOGIC;

and4_in2 : in STD_LOGIC;

and4_in3 : in STD_LOGIC;

and4_in4 : in STD_LOGIC;

and4_out : out STD_LOGIC

);

end K555LI6;

architecture K555LI6 of K555LI6 is

begin

and4_out<=(and4_in1 and and4_in2 and and4_in3 and and4_in4);

end K555LI6;

--Элемент 2 ИЛИ

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity K555LE1 is

port(

or2_in1 : in STD_LOGIC;

or2_in2 : in STD_LOGIC;

or2_out : out STD_LOGIC

);

end K555LE1;

architecture K555LE1 of K555LE1 is

begin

or2_out<=not(or2_in1 or or2_in2);

end K555LE1;

Рис.33. УГО проектируемых элементов

Рис.34. Схема замещения иерархического символа.

8.3.  Схема верификации иерархического символа, поддерживаемого схемой замещения.

Схема верификации иерархического символа представлена на рисунке 35.

Рис. 35. Схема верификации иерархического символа