Описание входных и выходных сигналов на линиях микропроцессора MC68020, страница 2

Этот тристабильный выходной сигнал указывает на то, что в текущий момент выполняется непрерываемый  цикл  чтения-модификациизаписи.  Сигнал устанавливается на период выполнения последовательности чтения-модификации-записи. RMC* следует  использовать как  средство  захвата шины, обеспечивающее непрерываемость команд с операциями чтения-модификации-записи.

4.5.4 Строб адреса (AS*)

Этот тристабильный выходной сигнал указывает на то, что на шине адреса, линиях функционального кода, объема передачи  и  режима

R/W*  установлены рабочие значения.

4.5.5 Строб данных (DS*)

В  цикле чтения этот тристабильный выходной сигнал указывает на то, что управление шиной  данных  должно  осуществлять  ведомое устройство.  В цикле записи он указывает на то, что процессором установлены рабочие значения на шине данных.

4.5.6 Чтение/Запись (R/W*)

Данный тристабильный выходной сигнал определяет направление передачи данных. Высокий уровень сигнала означает чтение из внешнего устройства, низкий уровень - запись на внешнее устройство.

4.5.7 Подключение буфера данных (DBEN*)

Данный  тристабильный  выходной  сигнал  служит для подключения внешних буферов данных. Он обеспечивает бесконфликтное  использование буфера внешним устройством и процессором  при изменении сигнала R/W*.

Использование  линии этого сигнала обязательно не для всех систем.

4.5.8 Подтверждение передачи данных, разрядность  порта

(DSACK0*,DSACK1*)

Данные  входные  линии  используются для сообщения о завершении передачи данных, а также о разрядности порта внешнего устройства (8, 16 или 32 бита). Комбинации сигналов на этих линиях  интерпретируются в Таблице 4.2. При обнаружении сигналов на линиях DSACKx* в цикле чтения процессор фиксирует данные и завершает цикл шины; в цикле записи - просто завершает цикл шины.

Процессор  синхронизирует входные сигналы DSACKx*, допуская некоторое рассогласование между ними.

Таблица 4-2 Значения кодов на линиях DSACK*

и их интерпретация

-----------T----------T---------------------------------------¬

¦ DSACK1*  ¦ DSACK0*  ¦            интерпретация              ¦

+----------+----------+---------------------------------------+

¦ высокий  ¦ высокий  ¦  вставить циклы ожидания в текущий    ¦

¦          ¦          ¦      цикл шины                        ¦

+----------+----------+---------------------------------------+

¦ высокий  ¦ низкий   ¦  завершить цикл - размер порта дан-   ¦

¦          ¦          ¦                   ных равен 8 битам   ¦

+----------+----------+---------------------------------------+

¦ низкий   ¦ высокий  ¦  завершить цикл - размер порта дан-   ¦

¦          ¦          ¦                   ных равен 16 битам  ¦

+----------+----------+---------------------------------------+

¦ низкий   ¦ низкий   ¦  завершить цикл - размер порта дан-   ¦

¦          ¦          ¦                   ных равен 32 битам  ¦

¦          ¦          ¦                                       ¦

L----------+----------+---------------------------------------4.6 ОТКЛЮЧЕНИЕ КЭШ-ПАМЯТИ (CDIS*)

Данный входной сигнал динамически отключает кэш-память на кристалле. Отключение кэш-памяти происходит после  установки  этого сигнала  и  внутренней синхронизации. Кэш-память будет повторно подключена после сброса  сигнала  и  внутренней  синхронизации.

Подробности см. в ГЛАВЕ 7 КЭШ-ПАМЯТЬ НА КРИСТАЛЛЕ.

4.7 СИГНАЛЫ УПРАВЛЕНИЯ ПРЕРЫВАНИЕМ

Данный  раздел  содержит  краткое  описание  сигналов  MC68020, управляющих прерыванием. Подробности см. в разделе 5.1.1 Действия по прерыванию.

4.7.1 Уровень приоритета прерывания (IPL0*,IPL1*,IPL2*)

На  этих  входных  линиях устанавливается код уровня приоритета прерывания,  запрашиваемого  прерывающим  устройством.  Седьмой уровень  приоритета является наивысшим и не может быть маскирован. Нулевой уровень означает, что прерывание не запрашивается.

Сигнал IPL0* соответствует младшему биту, сигнал IPL2* -  старшему биту кода приоритета.

4.7.2 Отложенное прерывание (IPEND*)

Этот выходной сигнал устанавливается в том случае,  когда  уровень приоритета прерывания, определяемый значениями сигналов на входных  линиях  IPL0*-IPL2*,  превышает  текущий уровень маски приоритета в регистре состояния; сигнал устанавливается также в том случае, когда запрашивается немаскируемое прерывание.

4.7.3 Автовектор (AVEC*)

Этот входной сигнал используется для запроса внутренней генерации номера вектора во время цикла подтверждения прерывания.

4.8 СИГНАЛЫ АРБИТРАЖА ШИНЫ

В  следующих  разделах  описываются три линии, используемые для определения устройства, которое будет ведущим на шине.

4.8.1 Запрос шины (BR*)

Данный входной сигнал представляет собой логическое ИЛИ  сигналов  запроса  от  всех потенциальных ведущих устройств на шине;

появление сигнала свидетельствует о том, что на управление  шиной  претендует некоторое устройство, отличное от MC68020.

4.8.2 Предоставление шины (BG*)

Данный выходной сигнал сообщает потенциальным ведущим устройствам, что MC68020 освободит шину после завершения текущего  цикла.

4.8.3 Подтверждение предоставления шины (BGACK*)

Данный  входной сигнал сообщает о том, что некоторое устройство стало ведущим на шине. Этот сигнал следует устанавливать только после выполнения следующих условий:

1) в процессе арбитража шины получен сигнал  предоставления шины BG*,

2) строб адреса сброшен (иначе говоря, MC68020 не использует шину),

3) DSACK0*  и  DSACK1*  сброшены (иначе говоря, завершившее обмен внешнее устройство освободило шину)

4) BGACK* сброшен (иначе говоря, никакое другое  устройство в данный момент не претендует на управление шиной).

BGACK* должен быть установленным в течение всего времени,  пока устройство, отличное от MC68020, управляет шиной.

4.9 УПРАВЛЯЮЩИЕ СИГНАЛЫ ИСКЛЮЧЕНИЙ ШИНЫ

Ниже приведено описание сигналов, используемых для  возбуждения исключений, связанных с работой шины MC68020, и  при  обработке этих исключений.

4.9.1 Сброс (RESET*)

Сигнал на данной двунаправленной линии (с открытым коллектором)

используется как сигнал системного сброса. Если RESET* установлен как входной сигнал, процессор приступает к обработке исключения по сбросу. Установка выходного сигнала процессором приводит к сбросу внешних устройств, состояние внутренних  регистров процессора не изменяется. Подробности см. 6.3.1 Сброс.

4.9.2 Тяжелый останов (HALT*)